關(guān)于一種完全自對準導(dǎo)孔的半鑲嵌工藝
作者：網(wǎng)站管理員
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日期：2023/1/21 11:45:39
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屬于：技術(shù)資訊
在邏輯半導(dǎo)體多層布線工程（BEOL）中，取代以往的雙鑲嵌（Dual damascene），半鑲嵌（Semi-damascene）可以將互連工藝流程發(fā)展至20nm以下的金屬間距，且效費比高。在半導(dǎo)體器件的制造過程中，在絕緣膜上形成布線溝槽和導(dǎo)孔（連接上下布線的布線溝槽）后，沉積布線金屬材料，同時填充二者，通過研磨使溝槽內(nèi)僅留下布線金屬從而形成多層布線的方法。它區(qū)別于單鑲嵌（Single damascene）那種線路和導(dǎo)孔分別形成的方式。 例如銅這樣難以刻蝕的金屬也可以用作布線材料。由于布線金屬被研磨，因此無需層間的平坦化工序即可獲得平坦的布線結(jié)構(gòu)，具有微細布線的多層化更加容易、減少制造工序數(shù)、降低制造成本的優(yōu)點。 特別是在0.18μm規(guī)則之后的邏輯器件中，為了改善布線延遲采用的銅的雙鑲嵌布線方式大致可分為兩種：先形成布線凹槽后再形成導(dǎo)孔（trench first）、先形成導(dǎo)孔后再形成布線凹槽（via first）。
imec（微電子研究中心）在2022年超大規(guī)模集成工藝與電路大會IEEE VLSI Symposium on Technology and Circuits (VLSI 2022)上發(fā)表了如下標題的全球首次實驗性的18nm金屬間距的2層金屬層級的半鑲嵌（Semi-damascene）演示。
《First demonstration of two metal level semi-damascene interconnects with fully self-aligned vias at 18MP'》
即Interuniversity Microelectronics Centre成立于1984年，目前是歐洲領(lǐng)先的獨立研究中心，研究方向主要集中在微電子，納米技術(shù)，輔助設(shè)計方法，以及信息通訊系統(tǒng)技術(shù)（ICT）. IMEC 致力于集成信息通訊系統(tǒng)設(shè)計；硅加工工藝；硅制程技術(shù)和元件整合；納米技術(shù)，微系統(tǒng)，元件及封裝；太陽能電池；以及微電子領(lǐng)域的高級培訓。IMEC總部設(shè)在比利時魯汶（Leuven, Belgium）,雇員超過一千七百名，包括超過三百五十名常駐研究員及客座研究員。IMEC有一條0.13微米8寸試生產(chǎn)線并已通過ISO9001認證。IMEC年收入超過一億兩千萬歐元，均來自于其他合作者的授權(quán)協(xié)議及合約，包括比利時佛蘭芒(Flemish)當?shù)卣肮?、歐共體、MEDEA+、歐洲航天局、設(shè)備原材料廠商、以及世界各地的半導(dǎo)體和系統(tǒng)廠商。
該論文的作者imec BEOL研發(fā)團隊的骨干研究員Gayle Murdoch和imec的納米互連項目總監(jiān)Zsolt Tokei對此項技術(shù)的解說，強調(diào)了在狹小間距下導(dǎo)孔自對準（self-alignment）的重要性，并以一種易于理解的方式解釋了模塊的關(guān)鍵技術(shù)參數(shù)（導(dǎo)孔和線路的電阻值、可靠性等）。
在這20多年中，Cu雙鑲嵌一直是制作高可靠性互連的主力工藝流程。但是，隨著尺寸的縮放（比例縮?。?，金屬間距縮至20nm以下，BEOL(Back End Of Line:布線工程)中的RC延遲日益嚴重。這迫使從事互連（interconnect）研究的人開始尋找金屬間距小且具備優(yōu)異性能指數(shù)的互連方案及金屬材料替代品。
大約5年前imec率先提出，在1nm（及今后更小的）技術(shù)節(jié)點中最重要的局部(Mx:x對應(yīng)的是從下往上所占第幾層的層數(shù))相互連接層的形成工藝方面，“半鑲嵌”可作為Cu雙鑲嵌的可行的替代方案。
圖1:imec的半鑲嵌工藝流程。(a)Ru刻蝕(底部局部互連線(Mx)的形成)、(b)填充縫隙、(c)孔的刻蝕、(d)向孔內(nèi)埋入金屬和頂線(Mx+1) （出處:imec，以下皆是。)
與雙鑲嵌不同的是，半鑲嵌式堆積依靠互連金屬的直接圖案化(被稱為縮減金屬化)，不需要對金屬進行化學機械拋光（CMP）來完成布線工程。后續(xù)連接互連層的孔會以單鑲嵌方式進行圖案化，接著會被填充過量的金屬。也就是說層間絕緣膜電介質(zhì)上會不斷沉積金屬直至形成金屬層。然后，對這個金屬層進行覆膜，刻蝕，形成擁有正交線的第2互連層。金屬圖案化之后，線間的空隙或用電介質(zhì)填充、或在局部形成氣隙。
值得注意的是，半鑲嵌工藝同樣可以像以往的雙鑲嵌那樣一次形成2個層（孔和頂部金屬）。據(jù)此，通過和雙鑲嵌對照來看，半鑲嵌可以有效地提高成本競爭力（參考圖2）。
圖2:18nm金屬間距的Cu雙鑲嵌(左)和Ru半鑲嵌(右)的成本比較。
半鑲嵌工藝流程的優(yōu)點
半鑲嵌，在狹小金屬間距方面相較于Cu雙鑲嵌有幾個優(yōu)點。imec的納米互連項目總監(jiān)Zsolt Tokei如下表示：
“半鑲嵌，首先可以適用于更大的長寬比，因此易于控制電容，在防止RC延遲方面有優(yōu)勢。第二就是不用對金屬進行CMP工序，因而工序方案更精簡，效費比更高。最后就是半鑲嵌不同于Cu那樣需要鎢（W）、鉬（Mo）、釕（Ru）等無阻擋層且可圖案化的金屬，它使用不需要阻擋層的金屬，可以借由互連金屬自身來實現(xiàn)寶貴的導(dǎo)電區(qū)域的完全利用。這就確保了在尺寸縮放的情況下的導(dǎo)孔電阻值具有競爭力?！?/span> 當然了，即便加上上述優(yōu)勢，這種替代方案要想被業(yè)界所接納還需要解決很多問題。朝此邁出的第一步，就是此次2個金屬層級的實際演示方案。在此之前，其優(yōu)勢只是在虛擬與模型上展示過。完全自對準的導(dǎo)孔——重要的構(gòu)成部分
對于20nm的狹小金屬間距工藝來說，細小線路上受控的導(dǎo)孔是半鑲嵌沉積模塊正常運作的關(guān)鍵。如果孔與線(孔的上部與下部)沒有對應(yīng)到合適的位置，導(dǎo)孔與接觸到的線路之間有漏電的風險。這些漏電路徑會因為小小的導(dǎo)孔的圖案化而導(dǎo)致疊加誤差過大這一結(jié)果。
imec的技術(shù)員及骨干研究員Gayle Murdoch下述說到： “這個里程碑式的重要成果，是通過imec的集成、光刻、蝕刻和清洗團隊之間的密切合作實現(xiàn)的。借由imec的自我整體統(tǒng)籌方式，才成功地將疊加誤差控制在最大5nm?！?/span>
圖3:Mx沿線(左)及Mx間(右)的自對準導(dǎo)孔。X-TEM表示的是18nm間距Ru線路上自對準孔的位置。
通過間隙填充后選擇性地去除氮化硅保證了下方的自對準，在下方的金屬線邊緣上形成了導(dǎo)孔。與上方金屬層(Ru)的自對準，是通過導(dǎo)孔過度填充和Ru圖案化之后用到的Ru過刻蝕工序來實現(xiàn)的。
18nm間距中具有優(yōu)越的耐受性和可靠性——首次演示
通過完全自對準的導(dǎo)孔，使用Ru的減法蝕刻，就得到了在18nm的金屬間距下運作的2金屬層級的元件。 把EUV光刻機與自對準雙圖案化(SADP)組合起來，將9nm的Ru下方局部互連線路(Mx)圖案化，再使用單EUV光刻機形成上方線路(Mx+1)和導(dǎo)孔。 將Cu與Ru的布線電阻和導(dǎo)電面積進行對比，無論是從形態(tài)學上還是從電力學上都證實了Ru是理想的金屬間層并且明顯要優(yōu)于Cu。達到了優(yōu)異的導(dǎo)孔電阻(26～18nm的金屬間距下，范圍在40～60Ω)、證實了>9MV/cm 的孔到線的介質(zhì)擊穿電場。
圖4:Ru及Cu線的導(dǎo)電面積和線路電阻的關(guān)系。
Zsolt Tokei表示：“導(dǎo)孔與線路的電阻值與可靠性等在內(nèi)的所有重要技術(shù)參數(shù)方面，我們都得到了優(yōu)異的數(shù)值。這意味著，1nm技術(shù)節(jié)點之后首次3個局部互連層堆積所需的雙鑲嵌技術(shù)，可以用半鑲嵌工藝取代。imec的這個具備了完全自對準導(dǎo)孔的2金屬層級器件證明了其重要的里程碑式的價值?！?/span>
如果在保留氣隙(保證靜電容量)的同時，加大線路的長寬比(減少電阻)，該技術(shù)還有更大的改進空間。imec把繼續(xù)推進中間工序(MOL)及使用半鑲嵌技術(shù)(能夠在標準單元層面上進一步減少面積的技術(shù))的BEOL技術(shù)作為了今后的研究方向。
